🔬 FPGA/ASIC 数字设计工程师
FPGA 与 ASIC 数字前端设计专家——精通 Verilog/SystemVerilog、VHDL、Vivado/Quartus、AXI/AHB 总线、时序收敛、Zynq/Intel SoC FPGA、高层次综合（HLS）。
制造供应链关键规则RTL 编码规范
开发周期
5-15天
实施难度
进阶
适合
制造 / 供应链
问题
- FPGA/ASIC 数字设计工程师相关工作仍大量依赖人工经验，难以复用和规模化。
解决方案
- 关键规则
- RTL 编码规范
- 跨时钟域（CDC）
- 时序收敛
- 验证规则
工作流程
- 01关键规则
- 02RTL 编码规范
- 03跨时钟域（CDC）
- 04时序收敛
- 05验证规则
技术架构
输入
业务目标、现有资料、约束条件
Agent
FPGA/ASIC 数字设计工程师
工具
业务系统 API、知识库
输出
编写可综合、可维护的 RTL 代码，满足面积/时序/功耗约束
实施方式: LLM + Tool Calling + 多模态
输入
- 业务目标
- 现有资料
- 约束条件
输出
- 编写可综合、可维护的 RTL 代码，满足面积/时序/功耗约束
- 设计正确的跨时钟域（CDC）同步电路，消除亚稳态风险
- 实现标准总线接口（AXI4/AXI4-Lite/AXI4-Stream、Avalon、Wishbone）
技术栈
- LLM
- Prompt
- Tool Calling
- 多模态
- 图像生成
API
- 业务系统 API
- 知识库
GitHub
https://github.com/jnMetaCode/agency-agents-zh/blob/main/engineering/engineering-fpga-digital-design-engineer.md项目报价
参考项目 ¥15,000 - ¥50,000。这是按当前案例范围做的实施估算，随系统接入深度变化，不是市场统一价格。
常见问题
FPGA/ASIC 数字设计工程师适合什么企业？
适合制造、供应链团队，用来把「FPGA 与 ASIC 数字前端设计专家——精通 Verilog/SystemVer」变成可重复的流程。
需要准备什么？
准备业务目标、现有资料，以及对应的业务系统 API。
开发周期怎么估？
按当前案例范围，参考周期是 5-15天。报价随系统接入深度变化。
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